新一代行動電話和智能手機(jī)/PDA已經(jīng)取代電腦成為電子產(chǎn)業(yè)的先進(jìn)技術(shù)推動力。僅此一部份的出貨量，在2007年就達(dá)到了1.2億部。本文將探討推動實(shí)現(xiàn)此一高度成長背后的先進(jìn)技術(shù)。為滿足下一代設(shè)備不斷變化的外形尺寸和性能要求，PCB設(shè)計(jì)師必須充分利用最先進(jìn)的半導(dǎo)體設(shè)計(jì)、封裝和連接技術(shù)。
標(biāo)淮的智能手機(jī)采用了大量IC，包括微波RF元件、記憶體、電源管理IC到數(shù)位訊號處理器和可再編程主處理器。這些智能手機(jī)具備影像感測器和影像處理器，能提供靜態(tài)/視訊攝影功能，以及用于一般手機(jī)功能的音訊處理器、MP3、顯示驅(qū)動器、LED驅(qū)動器和影像顯示器等。
對目前的手機(jī)來說，要在緊密的PCB上，將多顆IC進(jìn)行合理的布局布線是一項(xiàng)艱難的工作。事實(shí)上，若這些IC均為獨(dú)立封裝，那么，要在小尺寸的PCB上放置這些IC是不可能的。要有效實(shí)現(xiàn)各種功能，須仰賴半導(dǎo)體元件技術(shù)在某種程度上的完全整合，但這在目前是不可能實(shí)現(xiàn)的。為克服這個障礙，PCB設(shè)計(jì)師求助于系統(tǒng)級封裝(SiP)、3D IC堆迭技術(shù)以及晶圓級封裝技術(shù)以實(shí)現(xiàn)手機(jī)的小型化，特別是針對RF功能。
或許，在RF功能設(shè)計(jì)中，最具挑戰(zhàn)性的工作是讓所有的無線系統(tǒng)正確地工作，當(dāng)他們置于越來越緊密的手機(jī)中且緊密靠近時，不會相互干擾。在設(shè)計(jì)RF時，測試、封裝和可靠性提出了嚴(yán)峻的設(shè)計(jì)挑戰(zhàn)。
構(gòu)成蜂巢式無線電功能的各種主動和被動元件，無法實(shí)現(xiàn)完全‘單晶片’設(shè)計(jì)。一個更有效的方法是將每個RF子系統(tǒng)分割成多晶片模組，或稱為SiP。這種做法簡化了手機(jī)的
PCBA組裝，因?yàn)闊o需單獨(dú)對晶片進(jìn)行測試以及對每個無線設(shè)備進(jìn)行調(diào)節(jié)：他們在手機(jī)PCBA組裝時都是以成品子系統(tǒng)的形式出現(xiàn)的。
SiP可透過幾種方式產(chǎn)生。其中一種方式是將分離的電容和電阻元件放到基板上，然后用訊號路徑線來實(shí)現(xiàn)螺旋電感。然后，將半導(dǎo)體元件透過單獨(dú)封裝、覆晶封裝或連接線焊接到基板上，在某些情況下可利用連接線焊接或者覆晶片連接，抑或兩者結(jié)合起來實(shí)現(xiàn)硅晶片層迭。所使用的基板材料可能包括FR4、BT內(nèi)建結(jié)構(gòu)和其他薄板。
在其他方法中，硅晶片堆迭用在GPS接收器SiP中以減少外形尺寸。對于收發(fā)器SiP，接收器IC與發(fā)送器IC分隔以提高隔離度。透過在SiP基板中嵌入電容和電阻，可以將被動元件放到IC下面，以減少SiP尺寸。透過最小化寄生元件可改善電氣性能，并可配置薄的空心層迭基板以進(jìn)一步減小實(shí)際尺寸，從而在縮減模組垂直高度同時減少不良的寄生負(fù)載。
然而，微波RFIC裸晶的測試會受到探針、焊線等負(fù)載的影響。當(dāng)在晶圓上進(jìn)行探測時，裸晶并不具備與手機(jī)中相同的負(fù)載電路。同樣，當(dāng)用焊接線將裸晶連接到SiP時，負(fù)載將產(chǎn)生改變。即使將封裝后的硅晶片放入插座(socket)中，也將承受與插座接觸器接觸時的負(fù)載變化。這種變化將導(dǎo)致必須對RF SiP進(jìn)行重新微調(diào)。
為解決此一問題，業(yè)界已開發(fā)出新的技術(shù)，利用這些技術(shù)，能在不采用傳統(tǒng)插座情況下，對裸晶進(jìn)行全面測試，如Tessera公司的PILR技術(shù)。該技術(shù)是由一個薄的基板與一個用于外部連接之蝕刻鍍鎳/金的銅柱組成。由于這些柱子是由銅片蝕刻而成，因此它們之間具有很高的共面度，加上材料相容，可在晶片測試中用作為無接觸點(diǎn)插座。
由于鍍鎳/金的銅柱與PCB直接接觸，沒有插座的接觸點(diǎn)，因此元件的性能表現(xiàn)與用于最終的電路一樣。這將大幅減少代價高昂的返工問題以及對完工的SiP或手機(jī)進(jìn)行調(diào)整。同時，使用蝕刻銅柱還允許PCB設(shè)計(jì)師能比傳統(tǒng)焊球更精細(xì)地調(diào)整間距，讓晶片外形尺寸更適合SiP模組。
圖1：使用Tessera公司Shellcase技術(shù)在晶圓級建構(gòu)光學(xué)元件。
圖2：PCB設(shè)計(jì)師可建構(gòu)一種‘T’型連接，以實(shí)現(xiàn)堆迭晶片的邊緣連接。
圖3：與傳統(tǒng)球閘堆迭技術(shù)(左)相較，采用PILR技術(shù)(左)封裝層迭(PoP)堆迭元件允許微調(diào)相對高度以減小外形尺寸，封裝高度最多可減小50%。
3D IC堆迭
另外一種實(shí)現(xiàn)小尺寸要求的方法是3D IC堆迭。像基頻處理器和主處理器這類數(shù)位處理器通常與記憶體共同在封裝層迭(PoP)結(jié)構(gòu)中進(jìn)行堆迭。這不僅節(jié)省PCB上IC的佔(zhàn)用空間，還能增加訊號傳輸路徑的密度，同時大幅減少必須在PCB上傳遞的訊號。
從手機(jī)制造商的角度來看，由于可以配置一系列的處理器和記憶體以共用某個PCB區(qū)域，PoP堆迭也提供了一種改變手機(jī)功能組合的簡單方法。例如，蘋果公司第一批iPhone手機(jī)就提供了4GB和8GB記憶體配置。這是透過堆迭封裝多顆快閃記憶體所實(shí)現(xiàn)的。其中8GB的型號具有兩種NAND快閃記憶體堆迭封裝，而4GB型號的手機(jī)只有一種堆迭封裝形式。
晶圓級封裝是另外一種選擇。記憶體裸晶通常以多晶片單元的形式進(jìn)行堆迭與封裝。運(yùn)用焊接線將堆迭中每個裸晶互連到封裝接腳的實(shí)現(xiàn)成本非常高。而WLP提供了一種具成本效益的替代方案，它具有更高密度的容量。例如，利用Tessera公司Shellcase技術(shù)的一種改進(jìn)制程，PCB設(shè)計(jì)師可建構(gòu)一種‘T’型連接，以實(shí)現(xiàn)堆迭晶片的邊緣連接。第二種方法是使用晶圓過孔實(shí)現(xiàn)互連。這兩種方法都提供了非常高密度的垂直記憶體堆迭，間距僅30微米，解決了生產(chǎn)能力低落及焊接線的返工問題，因?yàn)樵诰A級，裸晶就已焊接好了。
晶圓級的光學(xué)問題
相機(jī)模組同樣受益于堆迭技術(shù)。在手機(jī)中，相機(jī)模組所佔(zhàn)面積很大。WLP能在晶圓級實(shí)現(xiàn)更高整合的特性可減少整體尺寸和成本，但仍然提供向下一代電話設(shè)計(jì)和開發(fā)轉(zhuǎn)移的可擴(kuò)展性。利用WLP技術(shù)，可同時在一片晶圓片上制造數(shù)以千計(jì)的鏡頭，并且在晶圓級實(shí)現(xiàn)校正和焊接，以制造相機(jī)的光學(xué)元件，從而避免必須在相機(jī)模組制造時進(jìn)行手動對焦的問題，并降低了成本。
Tessera公司的另一種OptiML技術(shù)已用于影像感測器的晶片封裝，它主要采用Tessera公司的Shellcase晶圓級腔體技術(shù)進(jìn)行封裝。然后，利用晶圓級鏡頭堆迭技術(shù)建構(gòu)一個完全為相機(jī)模組的晶圓。這些模組隨后會被分割，以產(chǎn)生可用于表面黏著的獨(dú)立相機(jī)模組。整個過程都是在無塵室中于晶圓上完成的。
可靠性
隨著焊球封裝技術(shù)朝更精細(xì)方向發(fā)展，維持可靠性所帶來的挑戰(zhàn)也愈來愈大。更小的焊球間距意味著每個連接的更小表面積，相較于采用更大焊球、具有更寬松間距的情況，這反過來會將機(jī)械應(yīng)力集中到更小的面積上。
相較于更大的焊球間距，更小的焊球也意味著較低的恢復(fù)力，這意味著可以很容易地擴(kuò)散到更多的間距中，而不會產(chǎn)生故障。衰退與熱周期會對焊接點(diǎn)產(chǎn)生機(jī)械應(yīng)力。如果不對封裝/焊料接合之處進(jìn)行恰當(dāng)?shù)墓こ烫幚恚附狱c(diǎn)會斷裂。
傳統(tǒng)的晶片封裝使用的解決方法包括在表面黏著元件下使用底部填充技術(shù)(underfill)。但是，精細(xì)的間距使其難以將底部填充材料注入，其黏性將使得在使用精細(xì)間距的焊接時，很難讓材料在封裝上的焊球之間流過。
一種替代方法是使用CSP，它在封裝內(nèi)部利用了相容的裸晶連接黏合劑層。這個相容層吸收了機(jī)械應(yīng)力，因而確保了可靠性。
在PoP方法中，元件是在硅晶片封裝后進(jìn)行堆迭的，這樣就可以在制程的后期進(jìn)行元件結(jié)構(gòu)選擇。根據(jù)所使用的不同封裝類型，PoP堆迭可能比晶片堆迭厚很多，而且更重。例如，由于厚度/重量以及抗沖擊等限制，標(biāo)淮塑膠模BGA封裝晶片就不適合手機(jī)中的兩層堆迭封裝。
更先進(jìn)的堆迭封裝使用立柱(post)而非焊球，可以在PoP堆迭中實(shí)現(xiàn)更薄的外形尺寸并減輕重量。因?yàn)橹茉O(shè)定特定設(shè)計(jì)所需要高度，有助于縮小外形尺寸。
本文小結(jié)
材料清單(BOM)和PCBA組裝成本最終將影響手機(jī)的成本。大量使用高度整合的SiP、PoP以及晶片級封裝可協(xié)助降低PCBA組裝時間，以減少成本。此外，由于減少了元件數(shù)量和需要在PCB上傳送的訊號，因此，使用堆迭晶片和SiP還能減少PCB面積和布線層數(shù)。在系統(tǒng)PCB上節(jié)省面積和布線的層數(shù)可降低BOM成本，同時減少元件數(shù)量，并降低PCBA組裝成本和提高產(chǎn)量。
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